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ONCHIP(芯片上) ESD防护设计高级培训班 |
培养对象 |
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本科及本科以上电子类相关专业或在业内具备相关工作经验者，具备电子电路基础，有志于学习版图设计课程者 |
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入学要求 |
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学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。 |
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班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号) |
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坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）： ESD开课时间：即将开课，详情请咨询客服。..(欢迎您垂询，视教育质量为生命！) |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 |
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ONCHIP(芯片上)
ESD防护设计高级培训班 |
培训对象：
从事模拟/数字/混合/RF IC，MEMS，存储器和平板显示相关的设计、制造和表征的工程师及管理者。半导体器件，集成电路设计和一般电子系统领域的教师和学生。
课程背景:
静电放电（ESD）现象在半导体行业中是普遍存在的。它随时可能发生在半导体器件和集成电路的制作、测试、封装直到用户使用的任何过程中。近期美国公布了涉及10多个行业因静电放电造成的损失调查结果，平均每年的直接经济损失高达200多亿美元，仅电子工业部门每年因静电危害损坏电子元器件的损失就高达100多亿美元。每年因静电击穿而造成失效的芯片占总失效芯片的35%。ESD的保护变得越来越重要。
随着深亚微米及纳米级IC工艺的发展和射频、高速集成电路产品的开发，静电放电现象的破坏力日益增强。传统的二极管静电保护方法，已经不能满足业界对静电防护标准的要求。如何保护集成电路不被静电击穿，已成为各半导体代工企业越来越重视的问题。静电放电防护设计也成为集成电路设计企业要重点解决的一个关键问题，
课 程 大 纲
第 一 阶 段
芯片上ESD防护设计基础
一．ESD防护的基本模型
1. HBM模型
2. MM模型
3. CDM模型
4.IEC简化模型5.其他模型
二．ESD测试及标准
1. ESD测试标准简介和分类
2. HBM模式测试方法与测试仪器
3. MM模式测试方法与测试仪器
4. CDM模式测试方法与测试仪器
5.TLP的测试方法与测试仪器
6.电子枪放电的测试方法与测试仪器
三．常用的ESD防护的器件
1.二极管及二极管串设计及建模
2.三极管及场氧器件设计及建模
3.MOS管及其相关设计设计及建模
4.晶闸管及其相关设计设计及建模
四、系统级和电路板级ESD防护电路设计
1.ESD需求指标的设定
2.IC输入/输出端的ESD防护电路
3.混合信号IC的ESD防护电路。
4.全芯片级ESD防护的设计
5.IC电路布线布局优化6.电路板级ESD防护的设计。
第 二 阶 段
纳米集成电路上ESD防护设计
一、晶闸管类ESD防护器件设计
1. 晶闸管ESD防护器件工作机理以及晶闸管类器件设计可能出现的问题。
2. 对不同种类晶闸管器件结构的回顾。
3. 晶闸管的标准化设计方法论。
4. 晶闸管器件直流和混合模式的TCAD仿真
二、钳位单元设计
1. CMOS工艺中关键ESD元件设计。
2. 以可控方式泄放ESD电荷的钳位单元设计。
3. 影响ESD防护性能的设计因素考虑。
三、 CDM模式ESD的设计及测试研究
1.VF-TLP与TLP测试原理
2.常用开启速度测试方法
3.利用TLP测试器件的开始速度
4.不同器件的开启速度的评估
四 CAD仿真工具在ESD防护设计中的应用
1. SPICE电路级仿真与器件建模的研究进展
2. 工艺器件级TCAD仿真的应用
五、射频集成电路的ESD设计
1. 射频ESD简介。
2. 射频ESD测试专题。
3. 射频ESD防护建模。
4. 射频ESD 防护设计。
5. 射频功能完整性的ESD优化。
6. 利用工艺仿真器和器件仿真器来进行射频ESD辅助设计。
六、实际案例分析
1、常用的基于晶闸管(SCR)的静电放电(ESD)防护电路
2、栅辅助触发的高性能晶闸管(SCR)的静电放电(ESD)防护电路
3、空间对称结构的高性能晶闸管(SCR)的静电放电(ESD)防护电路
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