嵌入式培训

 
上海报名热线:021-51875830
北京报名热线:010-51292078
深圳报名热线:4008699035
南京报名热线:4008699035
武汉报名热线:027-50767718
成都报名热线:4008699035
广州报名热线:
4008699035
西安报名热线:
029-86699670
曙海研发与生产请参见网址:
www.shanghai66.cn
全英文授课课程(Training in English)
  首 页   课程介绍   培训报名  企业培训   付款方式   讲师介绍   学员评价   关于我们   联系我们  承接项目 开发板商城  论坛
嵌入式协处理器--FPGA
FPGA项目实战系列课程----
嵌入式OS--4G手机操作系统
Android Framework & HAL软硬整合技术班
嵌入式协处理器--DSP
手机/网络/动漫游戏开发
嵌入式OS-Linux
嵌入式CPU--ARM
嵌入式OS--WinCE
单片机培训
嵌入式硬件设计
Altium Designer Layout高速硬件设计
Multisim&Ultiboard电路设计与虚拟仿真
电子电路设计
芯片设计/大规模集成电路VLSI
嵌入式OS--VxWorks
PowerPC嵌入式系统/编译器优化
PLC编程/变频器/数控/人机界面 
开发语言/数据库/软硬件测试
3G手机软件测试、硬件测试
手机电路原理、维修与调试
云计算、物联网
开源操作系统Tiny OS开发
汽车电子培训班
检测/传感器/大、小型机及其他
点击这里给我发消息  
QQ客服一
点击这里给我发消息  
QQ客服二
点击这里给我发消息
QQ客服三
公益培训通知与资料下载
企业招聘与人才推荐(免费)

合作企业新人才需求公告

◆招人、应聘、人才合作,
请把需求发到officeoffice@126.com或
访问曙海旗下网站---
电子人才网
www.morning-sea.com.cn
合作伙伴与授权机构
现代化的多媒体教室
曙海招聘启示
邮件列表
 
            DFT Compiler培训班
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆ 有数字电路设计和硬件描述语言的基础或自学过相关课程。

   班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
近开课时间(周末班/连续班/晚班)
DFT Compiler培训班:即将开课,详情请咨询客服。..(欢迎您垂询,视教育质量为生命!)
   实验设备
     ☆资深工程师授课

        
        ☆注重质量
        ☆边讲边练

        ☆合格学员免费推荐工作

        
        专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力
        得到大家的认同,受到用人单位的广泛赞誉。

        ★实验设备请点击这儿查看★
   新优惠
       ◆在读学生凭学生证,可优惠500元。
   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。

              DFT Compiler培训班

 

Overview
In this workshop, you will learn to use DFT Compiler to perform RTL and gate-level DFT checks and insert scan using top-down and bottom-up flows. The workshop will show you how to analyze the reported data to identify common DFT violations and then fix the original RTL design. The class explores essential techniques to support large, multi-million gate SOC designs including the bottom-up scan insertion flow in the logical (Design Compiler) domain. Techniques learned include: performing scan insertion in a top-down flow; meeting scan requirements for number of scan chains, maximum chain length, and reusing functional pins for scan testing; and using Adaptive Scan (DFTMAX) to insert additional DFT hardware to reduce the test time and the test data volume required for a given fault coverage. ObjectivesAt the end of this workshop the student should be able to:
  • Define the test protocol for a design and customize the initialization sequence, if needed
  • Perform DFT checks at both the RTL and gate levels
  • State common design constructs that cause typical DFT violations
  • Automatically correct certain DFT violations at the gate level using AutoFix
  • Insert scan to achieve well-balanced top-level scan chains and other scan design requirements
  • Write a script to perform all the steps in the DFT flow, including exporting all the required files for ATPG and place & route.
  • Implement Rapid Scan Synthesis (RSS) in a top-down scan insertion flow achieving well-balanced scan chains
  • Modify a bottom-up scan insertion script for full gate-level designs to use test models/ILMs with RSS and run it
  • Preview top-level chain balance using test models/ILMs after block-level scan insertion and revise block-level scan architecture as needed to improve top-level scan chain balance.
  • Modify a scan insertion script to include DFT-MAX Adaptive Scan compression
Audience Profile
Design and Test engineers who need to identify and fix DFT violations in their RTL or gate-level designs, insert scan into multi-million-gate SoCs, and export design files to ATPG and P&R tools Prerequisites
There are no prerequisites for this workshop. Prior experience with Design Compiler, Design Vision, and with writing Synopsys Tcl scripts is useful, but not required. Course 1.
  • Introduction to Scan Testing
  • DFT Compiler Flows
  • DFT Compiler Setup
  • Test Protocol
  • DFT Design Rule Checks
2.
  • DFT DRC GUI Debug
  • DRC Fixing
  • Top-Down Scan Insertion
3.
  • Exporting Files
  • High Capacity DFT Flows
  • Multi-Mode DFT
  • DFT MAX
Synopsys Tools Used
  • DFT Compiler 2010.03-SP3
  • Design Vision 2010.03-SP3
  • Design Compiler 2010.03-SP3
  • TetraMAX 2010.03-SP3

 

 
版权所有:曙海信息网络科技有限公司 copyright 2000-2016
 
上海总部培训基地

地址:上海市云屏路1399号26#新城金郡商务楼310。
(地铁11号线白银路站2号出口旁,云屏路和白银路交叉口)
邮编:201821
热线:021-51875830 32300767
传真:021-32300767
业务手机:15921673576/13918613812
E-mail:officeoffice@126.com
客服QQ: 849322415
北京培训基地

地址:北京市昌平区沙河南街11号312室
(地铁昌平线沙河站B出口) 邮编:102200 行走路线:请点击这查看
热线:010-51292078
传真:010-51292078
业务手机:15701686205
E-mail:qianru@51qianru.cn
客服QQ:1243285887
深圳培训基地

地址:深圳市环观中路28号82#201室
热线:4008699035
传真:4008699035
业务手机:13699831341

邮编:518001
信箱:qianru2@51qianru.cn
客服QQ:2472106501
南京培训基地

地址:江苏省南京市栖霞区和燕路251号金港大厦B座2201室
(地铁一号线迈皋桥站1号出口旁,近南京火车站)
热线:4008699035
传真:4008699035
邮编:210046
信箱:qianru3@51qianru.cn
客服QQ:1299983702
 
成都培训基地

地址:四川省成都市高新区中和大道一段99号领馆区1号1-3-2903 邮编:610031
热线:4008699035 业务手机:13540421960
客服QQ:1325341129 E-mail:qianru4@51qianru.cn

武汉培训基地

地址:湖北省武汉市东湖高新技术开发区高新二路128号 佳源大厦一期A4-1-701 邮编:430022
热线:4008699035
客服QQ:849322415 E-mail:qianru5@51qianru.cn51qianru.cn

双休日、节假日及晚上可致电值班电话:021-51875830 值班手机:15921673576/13918613812


备案号:沪ICP备08026168号

.(2014年7月11).................................................................................